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Circuito integrado Chip With CPLD 128MC 10NS 100TQFP de EPM3128ATC-10 N
Detalhes do produto:
| Lugar de origem: | Original |
| Marca: | Original |
| Certificação: | Original |
| Número do modelo: | EPM3128ATC-10 N |
Condições de Pagamento e Envio:
| Quantidade de ordem mínima: | 1 |
|---|---|
| Preço: | negotiation |
| Detalhes da embalagem: | Caixa da caixa |
| Tempo de entrega: | 3-4 dias úteis |
| Termos de pagamento: | T/T |
| Habilidade da fonte: | 100 |
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Informação detalhada |
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| Tpd do tempo de atraso (1) máximo: | 10 ns | Fonte da tensão - interna: | 3V ~ 3.6V |
|---|---|---|---|
| Número de elementos de lógica/blocos: | 8 | Número de Macrocells: | 128 |
| Número de portas: | 2500 | Número de I/O: | 80 |
| Realçar: | Microplaqueta do circuito integrado de EPM3128ATC-10 N,Microplaqueta 100TQFP do circuito integrado |
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Descrição de produto
Circuito integrado Chip With CPLD 128MC 10NS 100TQFP de EPM3128ATC-10 N
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IC CPLD 128MC 10NS 100TQFP
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Especificações de EPM3128ATC-10 N
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TIPO
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DESCRIÇÃO
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Categoria
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Circuitos integrados (CI)
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CPLDs (dispositivos de lógica programável complexos)
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Mfr
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Intel
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Série
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MAX® 3000A
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Pacote
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Bandeja
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Tipo programável
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No sistema programável
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Tpd do tempo de atraso (1) máximo
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10 ns
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Fonte da tensão - interna
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3V ~ 3.6V
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Número de elementos de lógica/blocos
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8
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Número de Macrocells
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128
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Número de portas
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2500
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Número de I/O
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80
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Temperatura de funcionamento
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0°C ~ 70°C (TA)
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Montando o tipo
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Montagem de superfície
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Pacote/caso
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100-TQFP
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Pacote do dispositivo do fornecedor
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100-TQFP (14x14)
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Número baixo do produto
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EPM3128
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Classificações ambientais & da exportação de EPM3128ATC-10 N
| ATRIBUTO | DESCRIÇÃO |
| Nível da sensibilidade de umidade (MSL) | 3 (168 horas) |
| Estado do ALCANCE | ALCANCE não afetado |
| ECCN | EAR99 |
| HTSUS | 8542.39.0001 |
Características de EPM3128ATC-10 N
■O CMOS de capacidade elevada, barato EEPROM-baseou dispositivos de lógica programável (PLDs) construiu em uma arquitetura de MAX® (veja a tabela 1)
■programmability do em-sistema 3.3-V (ISP) através da relação comum do grupo de ação do teste do padrão 1149,1 incorporados de IEEE (JTAG) com capacidade detravamento avançada
– Circuitos do ISP complacentes com padrão 1532 de IEEE
■Circuitos incorporados do teste da limite-varredura (BST) complacentes com padrão 1149.1-1990 de IEEE
■Características aumentadas do ISP:
– Algoritmo aumentado do ISP para mais rapidamente programar
– Bocado de ISP_Done para assegurar a programação completa
– Levante o resistor nos pinos do I/O durante a programação do em-sistema
■Alto densidade PLDs que varia de 600 a 10.000 portas úteis
■4,5 atrasos da lógica do pino-à-pino do ns com frequências contrárias de até 227,3 megahertz
■Relação do I/O de MultiVoltTM permitindo o núcleo do dispositivo à corrida em 3,3 V, quando os pinos do I/O forem compatíveis com níveis da lógica 5.0-V, 3.3-V, e 2.5-V
■Contagens de Pin que variam de 44 a 256 em uma variedade de bloco liso do quadrilátero fino
(TQFP), bloco liso do quadrilátero plástico (PQFP), portador de microplaqueta plástico da J-ligação (PLCC), e pacotes FineLine de BGATM
■Apoio quente-socketing
■Estrutura de distribuição contínua programável da disposição da interconexão (PIA) para o desempenho rápido, predizível
■programmability do em-sistema 3.3-V (ISP) através da relação comum do grupo de ação do teste do padrão 1149,1 incorporados de IEEE (JTAG) com capacidade detravamento avançada
– Circuitos do ISP complacentes com padrão 1532 de IEEE
■Circuitos incorporados do teste da limite-varredura (BST) complacentes com padrão 1149.1-1990 de IEEE
■Características aumentadas do ISP:
– Algoritmo aumentado do ISP para mais rapidamente programar
– Bocado de ISP_Done para assegurar a programação completa
– Levante o resistor nos pinos do I/O durante a programação do em-sistema
■Alto densidade PLDs que varia de 600 a 10.000 portas úteis
■4,5 atrasos da lógica do pino-à-pino do ns com frequências contrárias de até 227,3 megahertz
■Relação do I/O de MultiVoltTM permitindo o núcleo do dispositivo à corrida em 3,3 V, quando os pinos do I/O forem compatíveis com níveis da lógica 5.0-V, 3.3-V, e 2.5-V
■Contagens de Pin que variam de 44 a 256 em uma variedade de bloco liso do quadrilátero fino
(TQFP), bloco liso do quadrilátero plástico (PQFP), portador de microplaqueta plástico da J-ligação (PLCC), e pacotes FineLine de BGATM
■Apoio quente-socketing
■Estrutura de distribuição contínua programável da disposição da interconexão (PIA) para o desempenho rápido, predizível
■PCI compatível
■arquitetura Ônibus-amigável que inclui o controle programável da pântano-taxa
■opção de saída do Aberto-dreno
■Os flip-flops programáveis do macrocell com claro individual, pré-ajustado, pulso de disparo, e pulso de disparo permitem controles
■Modo programável da poder-economia para uma redução do poder sobre de 50% em cada macrocell
■Distribuição configurável do produto-termo do expansor, permitindo até 32 termos do produto pelo macrocell
■Bocado programável da segurança para a proteção de projetos proprietários
■Características arquitetónicas aumentadas, incluindo:
– a saída do pino 6 ou 10 ou lógica-conduzida permite sinais
– Dois sinais de pulso de disparo globais com inversão opcional
– Recursos aumentados da interconexão para o routability melhorado
– Controle programável da pântano-taxa da saída
■Apoio do projeto de software e lugar-e-rota automática fornecidos por sistemas de desenvolvimento de Altera para PCes baseados no Windows e Sun
SPARCstations, e HP 9000 séries 700/800 de estação de trabalho
■A entrada do projeto e o apoio adicionais da simulação forneceram EDIF 2 por 0 0 e 3 arquivos de 0 0 netlist, biblioteca dos módulos parameterized (LPM),
Verilog HDL, VHDL, e outras relações às ferramentas populares de EDA dos fabricantes da terceira tais como a cadência, lógica do Exemplar, mentor
Gráficos, OrCAD, Synopsys, Synplicity, e VeriBest
■O apoio de programação com a unidade de programação do mestre de Altera (MPU), comunicações de MasterBlasterTM cabografa, ByteBlasterMVTM
cabo da transferência da porta paralela, de transferência de BitBlasterTM cabo de série assim como hardware de programação dos fabricantes da terceira e
algum verificador no circuito que apoiar os arquivos padrão do teste e da linguagem de programação de JamTM (STAPL) (.jam), Byte-código do doce STAPL
Arquivos (.jbc), ou arquivos de série do formato do vetor (.svf)
■arquitetura Ônibus-amigável que inclui o controle programável da pântano-taxa
■opção de saída do Aberto-dreno
■Os flip-flops programáveis do macrocell com claro individual, pré-ajustado, pulso de disparo, e pulso de disparo permitem controles
■Modo programável da poder-economia para uma redução do poder sobre de 50% em cada macrocell
■Distribuição configurável do produto-termo do expansor, permitindo até 32 termos do produto pelo macrocell
■Bocado programável da segurança para a proteção de projetos proprietários
■Características arquitetónicas aumentadas, incluindo:
– a saída do pino 6 ou 10 ou lógica-conduzida permite sinais
– Dois sinais de pulso de disparo globais com inversão opcional
– Recursos aumentados da interconexão para o routability melhorado
– Controle programável da pântano-taxa da saída
■Apoio do projeto de software e lugar-e-rota automática fornecidos por sistemas de desenvolvimento de Altera para PCes baseados no Windows e Sun
SPARCstations, e HP 9000 séries 700/800 de estação de trabalho
■A entrada do projeto e o apoio adicionais da simulação forneceram EDIF 2 por 0 0 e 3 arquivos de 0 0 netlist, biblioteca dos módulos parameterized (LPM),
Verilog HDL, VHDL, e outras relações às ferramentas populares de EDA dos fabricantes da terceira tais como a cadência, lógica do Exemplar, mentor
Gráficos, OrCAD, Synopsys, Synplicity, e VeriBest
■O apoio de programação com a unidade de programação do mestre de Altera (MPU), comunicações de MasterBlasterTM cabografa, ByteBlasterMVTM
cabo da transferência da porta paralela, de transferência de BitBlasterTM cabo de série assim como hardware de programação dos fabricantes da terceira e
algum verificador no circuito que apoiar os arquivos padrão do teste e da linguagem de programação de JamTM (STAPL) (.jam), Byte-código do doce STAPL
Arquivos (.jbc), ou arquivos de série do formato do vetor (.svf)
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